ADC ความถี่สูง ข่าวประชาสัมพันธ์. อินพุตแบบอนุกรม DAC

การขยายเครือข่าย การส่งสัญญาณไร้สายข้อมูลที่ใช้ความถี่ของผู้ให้บริการที่สูงขึ้นและอัตราข้อมูลทำให้เกิดความท้าทายที่เร่งด่วนมากขึ้นในการปรับปรุงการแปลงสัญญาณเป็นดิจิทัล ซึ่งหมายความว่าความต้องการตัวแปลงแอนะล็อกเป็นดิจิทัล (ADC) ขั้นสูงกำลังเพิ่มขึ้น เพื่อตอบสนองความต้องการที่ทันสมัย ​​จึงมีตัวแปลงอนาล็อกเป็นดิจิทัลที่มีอัตราการสุ่มตัวอย่างสูงกว่า 1 GHz บทความนี้จะกล่าวถึงการใช้ ADC ที่เร็วขึ้นเมื่อพัฒนาแอปพลิเคชันใหม่ รวมถึงเมื่ออัปเกรดแอปพลิเคชันเก่า

จำกฎ Nyquist

เมื่อเลือกตัวแปลงแอนะล็อกเป็นดิจิทัลสำหรับอุปกรณ์ความถี่สูง โปรดจำไว้ว่าอัตราการสุ่มตัวอย่าง ADC จะต้องสูงกว่าสองเท่าหรือมากกว่านั้น แบนด์วิธสัญญาณที่จะแปลงเป็นดิจิทัล อัตราการสุ่มตัวอย่างนี้เรียกว่าความถี่ Nyquist โปรดทราบว่ามีการใช้คำว่า "แบนด์วิดท์" ไม่ใช่ "ความถี่" หากสัญญาณอินพุตแตกต่างจากคลื่นไซน์ก็ถือว่าซับซ้อน ตัวอย่างเช่น พัลส์ที่ประกอบด้วยไซน์ซอยด์หลักและฮาร์โมนิกหลายตัวตามทฤษฎีบทฟูริเยร์ สัญญาณมอดูเลตยังมีช่วงความถี่ที่หลากหลายซึ่งต้องนำมาพิจารณาเมื่อเลือกความถี่ในการสุ่มตัวอย่าง

พิจารณาคลื่นสี่เหลี่ยมที่ประกอบด้วยความถี่พื้นฐานของคลื่นไซน์และฮาร์โมนิกคี่จำนวนอนันต์ สำหรับสัญญาณคลื่นสี่เหลี่ยม 300 MHz ความถี่สุ่มตัวอย่าง ADC ต้องเป็นสองเท่าของความถี่ฮาร์มอนิกที่ห้าหรือ 3 GHz สัญญาณที่ซับซ้อนมากขึ้น เช่น เรดาร์หรือสัญญาณมอดูเลต ต้องใช้อัตราการประมวลผลที่สูงเช่นเดียวกันเพื่อจับรายละเอียดสัญญาณทั้งหมดได้อย่างแม่นยำ

ตัวอย่างคือเครื่องรับสัญญาณของสถานีประมวลผลสัญญาณ LTE Advanced ซึ่งใช้การรวมสื่อเพื่อให้ได้ปริมาณงานที่สูงขึ้นและเพิ่มอัตราการถ่ายโอนข้อมูล ช่องสัญญาณ LTE มาตรฐาน 20 MHz หลายช่องถูกจัดกลุ่มเพื่อให้แบนด์วิธ 40, 80, 160 MHz เพื่อให้ปริมาณงาน OFDM สูงขึ้น

การใช้ ADC ความเร็วสูงในระบบต่างๆ

แอปพลิเคชันหลักของ ADC ความเร็วสูงอยู่ในอุปกรณ์วิทยุที่กำหนดโดยซอฟต์แวร์ (SDR) SDR สมัยใหม่ส่วนใหญ่ใช้สถาปัตยกรรมการแปลงโดยตรง (ศูนย์ IF) ซึ่งสัญญาณอินพุตจะถูกแปลงเป็นดิจิทัลโดยตรงหลังจากการกรองและการขยาย เมื่อทำงานกับสัญญาณ UHF หรือความถี่สูง (UHF หรือไมโครเวฟ) ตัวแปลงแอนะล็อกเป็นดิจิทัลจะต้องมีความถี่ในการสุ่มตัวอย่างสูง ตัวอย่างหนึ่งคือเครื่องรับสถานีฐานเซลลูลาร์

นอกจากนี้ ADC ความเร็วสูงยังสามารถใช้ในระบบอื่นๆ ได้ เช่น ระบบสงครามอิเล็กทรอนิกส์ (สงครามอิเล็กทรอนิกส์) ระบบบันทึก RF และอุปกรณ์เรดาร์ บ่อยครั้งที่มีการใช้ตัวแปลงอนาล็อกเป็นดิจิทัลความเร็วสูงในเทคโนโลยีการวัดและอุปกรณ์การสะท้อนกลับ (OTDR) เป็นส่วนสำคัญของเครื่องรับความผิดเพี้ยนแบบดิจิทัลที่ใช้ในเครื่องขยายสัญญาณเสียง RF เชิงเส้น

ด้านล่างนี้คือบล็อกไดอะแกรมของ Texas Instruments ADC32RF45 ที่ใช้ในตัวรับ SDR การแปลงโดยตรง:

ตัวกรองแบนด์พาสอินพุตจะเลือกสัญญาณที่ต้องการ เครื่องขยายสัญญาณรบกวนต่ำจะขยายสัญญาณ จากนั้นสัญญาณจะถูกส่งไปยัง เครื่องขยายเสียงดิจิตอลด้วยอัตราขยายแบบแปรผันที่ให้ระดับสัญญาณอินพุตที่เหมาะสมแก่ตัวแปลง A/D ตัวกรองนอกแบนด์ป้องกันนามแฝง ADC ทำงานร่วมกับซินธิไซเซอร์ PLL ภายนอกและตัวล้างค่ากระวนกระวายใจ เชื่อมต่อกับโปรเซสเซอร์ DSP โดยใช้อินเทอร์เฟซ JESD2048

ผลิตภัณฑ์ที่ใช้ ADC32RF45 ประกอบด้วยโมดูลวิทยุซอฟต์แวร์ FlexorSet ของ Pentek โมดูลเหล่านี้ได้รับการออกแบบมาเพื่อช่วยวิศวกรในการออกแบบอุปกรณ์สื่อสารแบบกำหนดเอง และทดลองกับอุปกรณ์ SDR ต่างๆ โมดูลมีช่อง ADC สองช่องและช่อง DAC สองช่อง () Xilinx FPGA พร้อมภายใน ซอฟต์แวร์สำหรับการเก็บข้อมูลและการสร้างสัญญาณ DAC ช่วยอำนวยความสะดวกในการทดลอง

ข้อกำหนดการออกแบบ

ขั้นตอนการออกแบบที่สำคัญที่สุดด้วย ADC32RF45 คือการเลือกองค์ประกอบวงจรอินพุตที่ถูกต้อง โดยเฉพาะอย่างยิ่ง ตัวกรองการปรับให้เรียบนอกแบนด์ต้องตรงกับอิมพีแดนซ์อินพุต ADC นี่เป็นสิ่งสำคัญเพื่อให้แน่ใจว่าตัวกรองมีความเรียบในแถบความถี่สูงสุด และควรอยู่นอกโซนการปฏิเสธ

เพื่อให้การออกแบบง่ายขึ้น ขอแนะนำให้ใช้พารามิเตอร์ S (พารามิเตอร์การกระจาย) พารามิเตอร์ S ในโดเมนความถี่เกี่ยวข้องกับปริมาณที่จำลองพฤติกรรมของวงจรและส่วนประกอบความถี่วิทยุ โดยทั่วไปค่าที่ซับซ้อนเหล่านี้จะแสดงในรูปแบบเมทริกซ์ที่สามารถจัดการเพื่อแสดงพฤติกรรมและประสิทธิภาพของวงจรและส่วนประกอบต่างๆ เป็นที่ต้องการเมื่อออกแบบระบบที่เกี่ยวข้องกับสายส่ง ตัวกรอง และอุปกรณ์ความถี่สูงอื่นๆ

นอกจากนี้ การออกแบบอ้างอิงที่สมบูรณ์พร้อมโมดูลประเมินผล (EVM) จะช่วยเร่งและลดความซับซ้อนของกระบวนการออกแบบ

12/09/2013 - นอร์วูด แมสซาชูเซตส์ สหรัฐอเมริกา

อนาล็อก ดีไวเซส อิงค์ (NASDAQ: ADI) เปิดตัวตระกูล PulSAR® ของตัวแปลงแอนะล็อกเป็นดิจิทัล (ADC) 18 บิต พร้อมทรูพุต 5 ล้านตัวอย่างต่อวินาที (MSPS) ซึ่งเร็วกว่าสองเท่าของรีจิสเตอร์การประมาณต่อเนื่องใดๆ ที่มีอยู่ในปัจจุบัน SAR) ด้วยปริมาณงานระดับชั้นนำของอุตสาหกรรม พื้นเสียงที่ดีที่สุดในระดับเดียวกัน และความเชิงเส้นสูง AD7960 PulSAR ADC จึงเหมาะอย่างยิ่งสำหรับระบบมัลติเพล็กซ์ที่ใช้พลังงานต่ำ เช่น การถ่ายภาพรังสีดิจิทัล และแอปพลิเคชันที่มีการสุ่มตัวอย่างเกินขนาด รวมถึงการควบคุมสเปกโทรสโกปีและเกรเดียนต์เรโซแนนซ์ และการวิเคราะห์โครมาโทกราฟีของก๊าซ

ต่างจาก ADC 18 บิตอื่นๆ ที่อัตราตัวอย่างที่สูงกว่ามาพร้อมกับต้นทุนการใช้พลังงานที่เพิ่มขึ้นและความแม่นยำที่ลดลง AD7960 กินไฟ 39 mW ที่ 5 MSPS และได้รับการปรับให้เหมาะสมเพื่อรักษาความเป็นเชิงเส้นที่ยอดเยี่ยมในโหมดคงที่ (+/- 0.8 LSB อินทิกรัลเชิงเส้น) และลักษณะไดนามิกสูง (อัตราส่วนสัญญาณต่อเสียงรบกวน 99 dB) แม้ที่ความเร็วสูงสุด คอนเวอร์เตอร์ใหม่นี้ยังมีอัตราส่วนเสียงรบกวนพื้นต่อเต็มสเกลที่ดีที่สุดที่ 22.4 nV/√Hz ในระดับเดียวกัน ขนาดบรรจุภัณฑ์ขนาดเล็กช่วยให้นักออกแบบสามารถตอบสนองความต้องการด้านขนาด การระบายความร้อน และพลังงานที่เข้มงวด ซึ่งมาพร้อมกับระบบที่มีจำนวนช่องสัญญาณสูง

นอกจากนี้ อุปกรณ์อะนาล็อกยังเปิดตัวตระกูล PulSAR AD7961 ADC 16 บิต ซึ่งรองรับอัตราส่วนสัญญาณต่อเสียงรบกวนที่ยอดเยี่ยม (95.5 dB) และความไม่เป็นเชิงเส้นรวม (+/- 0.2 LSB) ที่ 5 MSPS

• ดาวน์โหลดเอกสารข้อมูล ดูวิดีโอ ตัวอย่างการสั่งซื้อ และกระดานประเมินผล:
• วงจรจากการออกแบบตัวอย่างในห้องปฏิบัติการ: ความแม่นยำ พลังงานต่ำ ห่วงโซ่สัญญาณ 18 บิตสำหรับระบบเก็บข้อมูล 5 MSPS
• เชื่อมต่อกับนักพัฒนาอุปกรณ์อะนาล็อกและผู้เชี่ยวชาญด้านผลิตภัณฑ์ในชุมชนออนไลน์ การสนับสนุนด้านเทคนิควิศวกรโซน™:

PulSAR AD7960 และ AD7691 ADC มุ่งเป้าไปที่ระบบเก็บข้อมูล

PulSAR AD7961 และ AD7960 ADC ที่เข้ากันได้กับพิน ช่วยให้ระบบรับข้อมูล 16/18 บิตที่ปรับเปลี่ยนได้ง่ายสำหรับการใช้งานในอุตสาหกรรมและการดูแลสุขภาพ มีอินเทอร์เฟซ LVDS (การส่งสัญญาณดิฟเฟอเรนเชียลแรงดันต่ำ) ที่กำหนดค่าได้ ซึ่งช่วยให้สามารถรับข้อมูลจากตัวแปลงที่ความเร็วสูงถึง 300 MHz

ราคาและความพร้อมในการสั่งซื้อ

ผลิตภัณฑ์	ตัวอย่างสินค้าที่มี/การผลิตแบบอนุกรม	การอนุญาต	SNR (ประเภท)	ก้าว. พิสัย	ราคาต่อชิ้นเมื่อสั่ง 1000 ชิ้น	กรอบ
AD7960	ตอนนี้	18 บิต		-40°ซ ถึง 85°ซ	$31.00	LFCSP 32 พิน
AD7961	ตอนนี้	16 บิต	95.5 เดซิเบล	-40°ซ ถึง 85°ซ	$21.00	LFCSP 32 พิน

AD7960 สามารถใช้กับแอมพลิฟายเออร์แบบรางต่อรางกำลังต่ำ ADA4897, แอมพลิฟายเออร์แบบรางต่อราง AD8031 และแหล่งแรงดันอ้างอิง ADR4540 หรือ ADR4550 สำหรับการสร้างห่วงโซ่สัญญาณที่มีคุณลักษณะเต็มรูปแบบ พลังงานต่ำ และแม่นยำ

• เกี่ยวกับอุปกรณ์อนาล็อก
• • นวัตกรรมสูง ข้อกำหนดทางเทคนิคและคุณภาพผลิตภัณฑ์ที่ไม่มีใครเทียบเป็นพื้นฐานที่ทำให้ Analog Devices เป็นหนึ่งในบริษัทที่ประสบความสำเร็จทางการเงินมากที่สุดในตลาดตลอดหลายปีที่ผ่านมา ชิ้นส่วนอิเล็กทรอนิกส์- Analog Devices เป็นผู้นำระดับโลกด้านการประมวลผลสัญญาณและการแปลงข้อมูล ให้บริการลูกค้ามากกว่า 60,000 รายในแทบทุกอุตสาหกรรมในอุตสาหกรรมอิเล็กทรอนิกส์ Analog Devices มีสำนักงานใหญ่ในเมืองนอร์วูด รัฐแมสซาชูเซตส์ สหรัฐอเมริกา โดยมีศูนย์การออกแบบและแหล่งผลิตอยู่ทั่วโลก อุปกรณ์อะนาล็อกรวมอยู่ในดัชนีหุ้น S&P 500

• สมัครสมาชิก นิตยสารเทคนิครายสัปดาห์ของ ADI

  PulSAR เป็นเครื่องหมายการค้าจดทะเบียนของ Analog Devices, Inc.

บรรณาธิการ - ข้อมูลติดต่อ:

บทความนี้จะกล่าวถึงประเด็นหลักเกี่ยวกับหลักการทำงานของ ADC ประเภทต่างๆ ในเวลาเดียวกันการคำนวณทางทฤษฎีที่สำคัญบางประการเกี่ยวกับคำอธิบายทางคณิตศาสตร์ของการแปลงแอนะล็อกเป็นดิจิทัลยังคงอยู่นอกขอบเขตของบทความ แต่มีลิงก์ให้ไว้ ผู้อ่านที่สนใจจะสามารถค้นหาการอภิปรายเชิงลึกเพิ่มเติมเกี่ยวกับแง่มุมทางทฤษฎีของการดำเนินการ ADC ดังนั้นบทความนี้จึงเกี่ยวข้องกับการทำความเข้าใจหลักการทั่วไปของการทำงานของ ADC มากกว่าการวิเคราะห์ทางทฤษฎีของการดำเนินงาน

การแนะนำ

เพื่อเป็นจุดเริ่มต้น เรามากำหนดการแปลงแอนะล็อกเป็นดิจิทัลกันดีกว่า การแปลงแอนะล็อกเป็นดิจิทัลเป็นกระบวนการแปลงปริมาณทางกายภาพที่ป้อนเข้าเป็นการแสดงตัวเลข ตัวแปลงแอนะล็อกเป็นดิจิทัลคืออุปกรณ์ที่ทำการแปลงดังกล่าว อย่างเป็นทางการ ค่าอินพุตของ ADC อาจเป็นปริมาณทางกายภาพใดๆ ได้ เช่น แรงดันไฟฟ้า กระแส ความต้านทาน ความจุ อัตราการเกิดซ้ำของพัลส์ มุมการหมุนของเพลา ฯลฯ อย่างไรก็ตาม เพื่อความชัดเจน ในสิ่งที่ตามมาโดย ADC เราจะเข้าใจเฉพาะตัวแปลงแรงดันไฟฟ้าเป็นโค้ดเท่านั้น

แนวคิดของการแปลงแอนะล็อกเป็นดิจิทัลมีความเกี่ยวข้องอย่างใกล้ชิดกับแนวคิดเรื่องการวัด การวัดหมายถึงกระบวนการเปรียบเทียบค่าที่วัดได้กับมาตรฐานบางค่า โดยการแปลงแอนะล็อกเป็นดิจิทัล ค่าอินพุตจะถูกเปรียบเทียบกับค่าอ้างอิงบางค่า (โดยปกติจะเป็นแรงดันอ้างอิง) ดังนั้นการแปลงแอนะล็อกเป็นดิจิทัลจึงถือได้ว่าเป็นการวัดค่าของสัญญาณอินพุต และนำแนวคิดด้านมาตรวิทยาทั้งหมด เช่น ข้อผิดพลาดในการวัด มาปรับใช้

ลักษณะสำคัญของ ADC

ADC มีลักษณะเฉพาะหลายประการ ลักษณะหลักคือความถี่ในการแปลงและความลึกของบิต ความถี่การแปลงมักจะแสดงเป็นตัวอย่างต่อวินาที (SPS) และความลึกของบิตเป็นบิต ADC สมัยใหม่สามารถมีความกว้างบิตได้สูงสุดถึง 24 บิต และความเร็วในการแปลงสูงถึงหน่วย GSPS (แน่นอนว่าไม่ใช่ในเวลาเดียวกัน) ยิ่งความเร็วและความจุบิตสูงเท่าไร การได้รับคุณลักษณะที่ต้องการก็จะยิ่งยากขึ้นเท่านั้น ตัวแปลงก็จะมีราคาแพงและซับซ้อนมากขึ้นเท่านั้น ความเร็วการแปลงและความลึกของบิตมีความสัมพันธ์กันในทางใดทางหนึ่ง และเราสามารถเพิ่มความลึกของบิตการแปลงที่มีประสิทธิผลได้โดยการเสียสละความเร็ว

ประเภทของ ADC

ADC มีหลายประเภท แต่สำหรับวัตถุประสงค์ของบทความนี้ เราจะจำกัดตัวเองให้พิจารณาเฉพาะประเภทต่อไปนี้:

• ADC การแปลงแบบขนาน (การแปลงโดยตรง, ADC แฟลช)
• ADC ประมาณต่อเนื่อง (SAR ADC)
• ADC เดลต้าซิกมา (ADC ที่สมดุลการชาร์จ)

ADC ของการแปลงโดยตรง (ขนาน) มีความเร็วสูงสุดและความลึกบิตต่ำสุด ตัวอย่างเช่น TLC5540 ADC แบบขนานจาก Texas Instruments มีความเร็ว 40MSPS โดยมีเพียง 8 บิต เอดีซี ประเภทนี้สามารถแปลงความเร็วได้สูงสุด 1 GSPS สามารถสังเกตได้ที่นี่ว่า ADC แบบไปป์ไลน์มีความเร็วที่มากกว่า แต่เป็นการรวมกันของ ADC หลายตัวที่มีความเร็วต่ำกว่า และการพิจารณาอยู่นอกเหนือขอบเขตของบทความนี้

ช่องตรงกลางในซีรีย์ความเร็วบิตถูกครอบครองโดย ADC การประมาณที่ต่อเนื่องกัน ค่าทั่วไปคือ 12-18 บิตที่มีความถี่การแปลง 100KSPS-1MSPS

ความแม่นยำสูงสุดทำได้โดย ADC sigma-delta ที่มีความกว้างบิตสูงสุด 24 บิตและมีความเร็วจากหน่วย SPS ถึงหน่วย KSPS

ADC อีกประเภทหนึ่งที่พบการใช้งานในอดีตที่ผ่านมาคือการบูรณาการ ADC ปัจจุบันการบูรณาการ ADC ถูกแทนที่ด้วย ADC ประเภทอื่นๆ เกือบทั้งหมดแล้ว แต่สามารถพบได้ในเครื่องมือวัดรุ่นเก่า

ADC การแปลงโดยตรง

ADC การแปลงโดยตรงเริ่มแพร่หลายในทศวรรษ 1960 และ 1970 และเริ่มผลิตเป็นวงจรรวมในทศวรรษ 1980 มักใช้เป็นส่วนหนึ่งของ ADC แบบ "ไปป์ไลน์" (ไม่ได้กล่าวถึงในบทความนี้) และมีความจุ 6-8 บิตที่ความเร็วสูงสุด 1 GSPS

สถาปัตยกรรม ADC การแปลงโดยตรงแสดงไว้ในรูปที่ 1 1

ข้าว. 1. บล็อกไดอะแกรมของ ADC การแปลงโดยตรง

หลักการทำงานของ ADC นั้นง่ายมาก: สัญญาณอินพุตจะถูกจ่ายพร้อมกันไปยังอินพุต "บวก" ทั้งหมดของตัวเปรียบเทียบและชุดของแรงดันไฟฟ้าจะถูกส่งไปยังสัญญาณ "ลบ" ซึ่งได้มาจากแรงดันอ้างอิงโดยการหารด้วย ตัวต้านทาน R สำหรับวงจรในรูป 1 แถวนี้จะเป็นดังนี้: (1/16, 3/16, 5/16, 7/16, 9/16, 11/16, 13/16) Uref โดยที่ Uref คือแรงดันอ้างอิง ADC

ปล่อยให้แรงดันไฟฟ้าเท่ากับ 1/2 Uref ใช้กับอินพุต ADC จากนั้นตัวเปรียบเทียบ 4 ตัวแรกจะทำงาน (หากคุณนับจากด้านล่าง) และตัวเปรียบเทียบจะปรากฏที่เอาต์พุต ตัวเข้ารหัสลำดับความสำคัญจะสร้างรหัสไบนารี่จาก "คอลัมน์" ของรหัสซึ่งบันทึกไว้ในรีจิสเตอร์เอาต์พุต

ตอนนี้ข้อดีและข้อเสียของตัวแปลงดังกล่าวชัดเจนแล้ว ตัวเปรียบเทียบทั้งหมดทำงานแบบขนาน เวลาหน่วงของวงจรเท่ากับเวลาหน่วงในตัวเปรียบเทียบหนึ่งตัวบวกกับเวลาหน่วงในตัวเข้ารหัส ตัวเปรียบเทียบและตัวเข้ารหัสสามารถทำได้อย่างรวดเร็ว ส่งผลให้วงจรทั้งหมดมีประสิทธิภาพสูงมาก

แต่เพื่อให้ได้ N บิต จำเป็นต้องมีตัวเปรียบเทียบ 2^N (และความซับซ้อนของตัวเข้ารหัสก็เพิ่มขึ้นเป็น 2^N ด้วย) โครงการในรูป 1. มีตัวเปรียบเทียบ 8 ตัวและมี 3 บิต เพื่อให้ได้ 8 บิต คุณต้องมีตัวเปรียบเทียบ 256 ตัว สำหรับ 10 บิต - 1,024 ตัวเปรียบเทียบ สำหรับ ADC 24 บิต พวกเขาต้องการมากกว่า 16 ล้าน อย่างไรก็ตาม เทคโนโลยียังไม่ถึงความสูงดังกล่าว

ADC ประมาณต่อเนื่องกัน

ตัวแปลงอนาล็อกเป็นดิจิทัลแบบลงทะเบียนประมาณต่อเนื่อง (SAR) จะวัดขนาดของสัญญาณอินพุตโดยดำเนินการชุด "การถ่วงน้ำหนัก" ตามลำดับนั่นคือการเปรียบเทียบค่าแรงดันไฟฟ้าอินพุตกับชุดของค่าที่สร้างขึ้นดังต่อไปนี้:

1. ในขั้นตอนแรก เอาต์พุตของตัวแปลงดิจิทัลเป็นอนาล็อกในตัวจะถูกตั้งค่าเป็น 1/2Uref (ต่อไปนี้เราจะถือว่าสัญญาณอยู่ในช่วงเวลา (0 – Uref)

2. ถ้าสัญญาณมากกว่าค่านี้ ก็จะถูกนำไปเปรียบเทียบกับแรงดันไฟฟ้าที่อยู่ตรงกลางของช่วงที่เหลือ เช่น ในกรณีนี้คือ 3/4Uref หากสัญญาณน้อยกว่าระดับที่ตั้งไว้ การเปรียบเทียบครั้งต่อไปจะดำเนินการด้วยช่วงเวลาที่เหลือน้อยกว่าครึ่งหนึ่ง (เช่น ที่ระดับ 1/4Uref)

3. ขั้นตอนที่ 2 ทำซ้ำ N ครั้ง ดังนั้นการเปรียบเทียบ N (“การถ่วงน้ำหนัก”) จะสร้างผลลัพธ์ N บิต

ข้าว. 2. บล็อกไดอะแกรมของ ADC ประมาณต่อเนื่องกัน

ดังนั้น ADC การประมาณต่อเนื่องกันจึงประกอบด้วยโหนดต่อไปนี้:

1. เครื่องเปรียบเทียบ โดยจะเปรียบเทียบค่าอินพุตและค่าปัจจุบันของแรงดันไฟฟ้า "ถ่วงน้ำหนัก" (ในรูปที่ 2 ระบุด้วยรูปสามเหลี่ยม)

2. ตัวแปลงดิจิทัลเป็นอนาล็อก (DAC) โดยจะสร้างแรงดันไฟฟ้า "น้ำหนัก" ตามรหัสดิจิทัลที่ได้รับจากอินพุต

3. การลงทะเบียนการประมาณต่อเนื่อง (SAR) ใช้อัลกอริธึมการประมาณต่อเนื่องกัน โดยสร้างค่าปัจจุบันของโค้ดที่ป้อนไปยังอินพุต DAC สถาปัตยกรรม ADC ทั้งหมดได้รับการตั้งชื่อตามชื่อดังกล่าว

4. รูปแบบการเก็บตัวอย่าง/การเก็บตัวอย่าง (ตัวอย่าง/การเก็บรักษา, S/H) สำหรับการทำงานของ ADC นี้ สิ่งสำคัญโดยพื้นฐานคือแรงดันไฟฟ้าขาเข้าจะคงที่ตลอดวงจรการแปลง อย่างไรก็ตาม สัญญาณ "จริง" มีแนวโน้มที่จะเปลี่ยนแปลงเมื่อเวลาผ่านไป วงจรเก็บตัวอย่างและเก็บค่า "จดจำ" ค่าปัจจุบันของสัญญาณอะนาล็อก และคงค่าไว้ไม่เปลี่ยนแปลงตลอดวงจรการทำงานของอุปกรณ์

ข้อดีของอุปกรณ์คือความเร็วในการแปลงค่อนข้างสูง เวลาการแปลงของ N-bit ADC คือ N รอบสัญญาณนาฬิกา ความแม่นยำในการแปลงถูกจำกัดด้วยความแม่นยำของ DAC ภายในและสามารถเป็น 16-18 บิต (ขณะนี้ SAR ADC 24 บิตเริ่มปรากฏให้เห็นแล้ว เช่น AD7766 และ AD7767)

เดลต้า-ซิกมา ADC

สุดท้าย ADC ประเภทที่น่าสนใจที่สุดคือ sigma-delta ADC ซึ่งบางครั้งเรียกว่า ADC ที่สมดุลในวรรณกรรม แผนภาพบล็อกของ sigma-delta ADC แสดงในรูปที่ 1 3.

รูปที่ 3 แผนภาพบล็อกของ ADC ซิกมาเดลต้า

หลักการทำงานของ ADC นี้ค่อนข้างซับซ้อนกว่า ADC ประเภทอื่น สาระสำคัญของมันคือการเปรียบเทียบแรงดันไฟฟ้าขาเข้ากับค่าแรงดันไฟฟ้าที่สะสมโดยผู้รวมระบบ พัลส์ของขั้วบวกหรือขั้วลบจะจ่ายให้กับอินพุตของตัวรวม ขึ้นอยู่กับผลการเปรียบเทียบ ดังนั้น ADC นี้จึงเป็นระบบติดตามแบบง่าย: แรงดันไฟฟ้าที่เอาต์พุตของตัวรวม "ติดตาม" แรงดันไฟฟ้าอินพุต (รูปที่ 4) ผลลัพธ์ของวงจรนี้คือกระแสของค่าศูนย์และกระแสที่เอาต์พุตของตัวเปรียบเทียบ ซึ่งจะถูกส่งผ่านตัวกรองความถี่ต่ำผ่านดิจิทัล ส่งผลให้ได้ผลลัพธ์ N-บิต LPF ในรูป 3. เมื่อใช้ร่วมกับ “เดซิเมเตอร์” ซึ่งเป็นอุปกรณ์ที่จะลดความถี่ในการอ่านค่าโดยการ “ทำลาย” อุปกรณ์เหล่านั้น

ข้าว. 4. Sigma-delta ADC เป็นระบบติดตาม

เพื่อความเข้มงวดในการนำเสนอ ต้องบอกว่าในรูป รูปที่ 3 แสดงแผนภาพบล็อกของ ADC ซิกมาเดลต้าลำดับที่หนึ่ง ADC ซิกมาเดลต้าลำดับที่สองมีผู้รวมระบบสองคนและลูปป้อนกลับสองลูป แต่จะไม่มีการกล่าวถึงในที่นี้ ผู้ที่สนใจในหัวข้อนี้สามารถอ้างอิงถึง

ในรูป รูปที่ 5 แสดงสัญญาณใน ADC ที่ระดับอินพุตเป็นศูนย์ (ด้านบน) และที่ระดับ Vref/2 (ด้านล่าง)

ข้าว. 5. สัญญาณใน ADC ที่ ระดับที่แตกต่างกันสัญญาณอินพุต

ตอนนี้ โดยไม่ต้องเจาะลึกการวิเคราะห์ทางคณิตศาสตร์ที่ซับซ้อน เราจะพยายามทำความเข้าใจว่าเหตุใด ADC แบบซิกมา-เดลต้าจึงมี Noise Floor ต่ำมาก

ลองพิจารณาบล็อกไดอะแกรมของโมดูเลเตอร์ซิกมาเดลต้าที่แสดงในรูปที่ 1 3 และนำเสนอในรูปแบบนี้ (รูปที่ 6):

ข้าว. 6. บล็อกไดอะแกรมของโมดูเลเตอร์ซิกมาเดลต้า

ที่นี่ตัวเปรียบเทียบจะแสดงเป็นตัวบวกที่เพิ่มสัญญาณที่ต้องการอย่างต่อเนื่องและเสียงเชิงปริมาณ

ปล่อยให้อินทิเกรเตอร์มีฟังก์ชันถ่ายโอน 1/วินาที จากนั้น เมื่อแสดงสัญญาณที่เป็นประโยชน์เป็น X(s) เอาต์พุตของโมดูเลเตอร์ซิกมาเดลต้าเป็น Y(s) และเสียงควอนตัมเป็น E(s) เราได้รับฟังก์ชันถ่ายโอน ADC:

Y(s) = X(s)/(s+1) + E(s)s/(s+1)

นั่นคืออันที่จริงโมดูเลเตอร์ซิกมาเดลต้าเป็นตัวกรอง ความถี่ต่ำ(1/(s+1)) สำหรับสัญญาณที่มีประโยชน์ และตัวกรอง ความถี่สูง(s/(s+1)) สำหรับสัญญาณรบกวน โดยตัวกรองทั้งสองมีความถี่คัตออฟเท่ากัน สัญญาณรบกวนที่กระจุกตัวอยู่ในย่านความถี่สูงของสเปกตรัมจะถูกกำจัดออกได้อย่างง่ายดายด้วยตัวกรองความถี่ต่ำผ่านแบบดิจิทัล ซึ่งอยู่หลังโมดูเลเตอร์

ข้าว. 7. ปรากฏการณ์ “การกระจัด” ของสัญญาณรบกวนไปยังส่วนความถี่สูงของสเปกตรัม

อย่างไรก็ตาม ควรเข้าใจว่านี่เป็นคำอธิบายที่ง่ายมากเกี่ยวกับปรากฏการณ์ของการสร้างเสียงรบกวนใน ADC ซิกมาเดลต้า

ดังนั้น ข้อได้เปรียบหลักของ sigma-delta ADC ก็คือความแม่นยำสูง เนื่องจากมีระดับเสียงรบกวนที่ต่ำมาก อย่างไรก็ตาม เพื่อให้ได้ความแม่นยำสูง ความถี่คัตออฟของฟิลเตอร์ดิจิทัลจำเป็นต้องต่ำที่สุดเท่าที่จะเป็นไปได้ ซึ่งน้อยกว่าความถี่การทำงานของโมดูเลเตอร์ซิกมา-เดลต้าหลายเท่า ดังนั้น ADC ซิกมาเดลต้าจึงมี ความเร็วต่ำการเปลี่ยนแปลง

สามารถใช้ในวิศวกรรมเสียง แต่การใช้งานหลักคือในระบบอัตโนมัติทางอุตสาหกรรมสำหรับการแปลงสัญญาณเซ็นเซอร์ ในเครื่องมือวัด และในการใช้งานอื่นๆ ที่จำเป็นต้องมีความแม่นยำสูง แต่ไม่จำเป็น ความเร็วสูง.

ประวัติเล็กน้อย

การกล่าวถึง ADC ที่เก่าแก่ที่สุดในประวัติศาสตร์น่าจะเป็นสิทธิบัตรของ Paul M. Rainey "ระบบโทรเลขโทรสาร" ของสหรัฐอเมริกา สิทธิบัตร 1,608,527 ยื่นเมื่อวันที่ 20 กรกฎาคม พ.ศ. 2464 ออกเมื่อ 30 พฤศจิกายน พ.ศ. 2469 อุปกรณ์ที่แสดงในสิทธิบัตรจริงๆ แล้วเป็น ADC ที่แปลงโดยตรงขนาด 5 บิต

ข้าว. 8. สิทธิบัตรฉบับแรกสำหรับ ADC

ข้าว. 9. ADC การแปลงโดยตรง (1975)

อุปกรณ์ที่แสดงในรูปคือ ADC MOD-4100 ที่แปลงโดยตรงซึ่งผลิตโดย Computer Labs ผลิตในปี 1975 ประกอบโดยใช้เครื่องเปรียบเทียบแบบแยกส่วน มีตัวเปรียบเทียบ 16 ตัว (อยู่ในครึ่งวงกลมเพื่อให้การหน่วงเวลาการแพร่กระจายสัญญาณเท่ากันกับตัวเปรียบเทียบแต่ละตัว) ดังนั้น ADC จึงมีความกว้างเพียง 4 บิตเท่านั้น ความเร็วแปลง 100 MSPS กินไฟ 14 วัตต์

รูปต่อไปนี้แสดง ADC การแปลงโดยตรงเวอร์ชันขั้นสูง

ข้าว. 10. ADC การแปลงโดยตรง (1970)

VHS-630 ปี 1970 ผลิตโดย Computer Labs มีตัวเปรียบเทียบ 64 ตัว เป็น 6 บิต 30MSPS และใช้ 100 วัตต์ (รุ่นปี 1975 VHS-675 มี 75 MSPS และใช้ 130 วัตต์)

วรรณกรรม

ดับเบิลยู. เคสเตอร์. สถาปัตยกรรม ADC I: ตัวแปลงแฟลช อุปกรณ์อะนาล็อก, บทช่วยสอน MT-020

สตีฟ โลแกน (แม็กซิม อินทิเกรต)

ตัวแปลงแอนะล็อกเป็นดิจิทัล (ADC) สมัยใหม่ที่มีอยู่มากมายทำให้นักพัฒนาต้องเผชิญหน้ากับทางเลือกที่ยากลำบาก

ADC แบบรวมมีความละเอียด 8...24 บิต และยังมีแบบ 32 บิตอีกด้วย มี ADC ที่สร้างไว้ในไมโครคอนโทรลเลอร์, FPGA, ไมโครโปรเซสเซอร์, SoC, ADC การประมาณต่อเนื่อง (SAR) และเวอร์ชันซิกมาเดลต้า Pipeline ADC ใช้ในการใช้งานที่ต้องการอัตราการสุ่มตัวอย่างสูงสุด อัตราการสุ่มตัวอย่าง ADC มีตั้งแต่ 10 ตัวอย่าง/วินาที ไปจนถึงมากกว่า 10 GS/วินาที และช่วงราคาอยู่ระหว่างน้อยกว่า $1 ถึง $265 ดอลลาร์ และมากกว่านั้น

หากต้องการเลือก ADC ที่ดีที่สุดสำหรับแอปพลิเคชันของคุณ โปรดพิจารณา ประเภทต่างๆของผลิตภัณฑ์เหล่านี้และเงื่อนไขการใช้งานที่เหมาะสมที่สุดสำหรับประเภทหลัก

SAR ADC – สำหรับความเร็วปานกลางและข้อมูล “การถ่ายภาพ”

ADC การประมาณค่าต่อเนื่อง (SAR) มีจำหน่ายในความละเอียดและความเร็วที่หลากหลาย โดยทั่วไป ตัวแรกจะอยู่ในช่วง 6...8 ถึง 20 บิต ส่วนตัวที่สอง - จากหลาย KSa/s ถึง 10 MS/s SAR ADC เป็นตัวเลือกที่ดีสำหรับการใช้งานความเร็วปานกลาง เช่น การควบคุมมอเตอร์ การวิเคราะห์การสั่นสะเทือน และการตรวจสอบกระบวนการ มันไม่เร็วเท่ากับ ADC แบบไปป์ไลน์ (จะกล่าวถึงต่อไป) แต่จะเร็วกว่า ADC แบบซิกมาเดลต้า (จะกล่าวถึงต่อไป)

ช่วงการกระจายพลังงานของ ADC SAR เกี่ยวข้องโดยตรงกับอัตราการสุ่มตัวอย่าง ตัวอย่างเช่น ชิปที่กระจายพลังงาน 5 mW ที่ 1 MSa/s จะกระจายพลังงาน 1 μW ที่ 1 kSa/s ดังนั้น SAR ADC จึงค่อนข้างยืดหยุ่นในแง่ของการใช้งาน และผู้ออกแบบสามารถใช้ชื่อเดียวสำหรับหลาย ๆ แอปพลิเคชัน

ข้อดีอีกประการหนึ่งของ SAR ADC ก็คือพวกมันจะ "ถ่ายภาพ" ของสัญญาณอินพุตแบบอะนาล็อก ตัวอย่างสถาปัตยกรรม SAR ณ จุดเวลาที่กำหนด นักพัฒนาอาจต้องการสิ่งนี้เมื่อใด เมื่อคุณต้องการวัดสัญญาณหลายรายการในคราวเดียว คุณสามารถสุ่มตัวอย่าง SAR ADC ช่องเดียวหลายช่องพร้อมกัน หรือสุ่มตัวอย่างพร้อมกันโดยใช้ ADC หลายช่องหรือเครื่องเก็บตัวอย่างหลายช่อง (T/H-core) ที่อยู่ภายใน ซึ่งจะช่วยให้ระบบสามารถวัดสัญญาณอะนาล็อกหลายรายการพร้อมกันได้

ในหม้อแปลงกระแสและหม้อแปลงแรงดันไฟฟ้า SAR ADC ใช้ในวงจรป้องกันรีเลย์ ด้วยความช่วยเหลือ ระบบป้องกันจะวัดกระแสและแรงดันไฟฟ้าในเฟสต่างๆ ไปพร้อมๆ กัน ในภาคกริดสาธารณูปโภค สิ่งนี้มีส่วนช่วยมากขึ้น การจัดการที่มีประสิทธิภาพเครือข่ายพลังงาน

Sigma-Delta ADC – เพื่อความแม่นยำที่มากขึ้น

หากคุณต้องการความแม่นยำที่เพิ่มขึ้นผ่านระดับการสุ่มตัวอย่างที่สูงขึ้นหรือจำนวนบิตที่มีประสิทธิภาพสูงสุด (ENOB) ADC แบบซิกมาเดลต้าคือตัวเลือกที่ดีที่สุด โดยเฉพาะอย่างยิ่งสำหรับการใช้งานที่มีความแม่นยำเสียงต่ำ เมื่อความเร็วไม่สำคัญนัก การสุ่มตัวอย่างมากเกินไปและการสร้างสัญญาณรบกวนใน sigma-delta ADC จะให้ความแม่นยำสูงมาก

เมื่อตลาด SAR ADC เพิ่งเริ่มอิ่มตัวเมื่อ 5...10 ปีที่แล้ว บริษัทแอนะล็อกหลายแห่งลงทุนในคอร์ซิกมาเดลต้าแบบหลายช่องสัญญาณ ผลลัพธ์ของกระบวนการนี้ในวันนี้คือ ADC คุณภาพสูงมาก โดยมีความละเอียดสูงสุด 24 หรือ 32 บิต และอัตราการสุ่มตัวอย่างตั้งแต่ 10 ตัวอย่าง/วินาที ถึง 10 MS/วินาที

แอปพลิเคชันใดบ้างที่อาจต้องการความละเอียดมากกว่า 20 บิต ตัวอย่างการใช้งานที่ต้องการความแม่นยำในจำนวนบิตสูงสุดที่เป็นไปได้ - เครื่องมือวัดและโครมาโตกราฟีเชื้อเพลิงสำหรับอุตสาหกรรมน้ำมันและก๊าซ เช่นเดียวกับแอปพลิเคชันระบบอื่นๆ ที่กำหนดมาตรฐานในการประเมินความแม่นยำของสัญญาณอะนาล็อก แอปพลิเคชันที่ผู้ใช้จะต้องมีความมั่นใจอย่างเต็มที่ในข้อมูลที่ได้รับ

คุณต้องการโมดูเลเตอร์หรือไม่?

ADC ซิกมาเดลต้าล่าสุดกลายเป็นเรื่องยากที่จะจัดหมวดหมู่ในแง่ของความเร็วและอัตราการสุ่มตัวอย่าง ADC ซิกมาเดลต้าแบบดั้งเดิมดำเนินการหลังการประมวลผลแบบดิจิทัลทั้งหมดภายใน (รวมถึงตัวกรอง SINC/ตัด การทำลายล้าง และการกำหนดรูปแบบสัญญาณรบกวน) หลังจากนั้น ข้อมูลจะถูกส่งออกตามลำดับด้วย ENOB (จำนวนบิตที่มีประสิทธิผล) ที่สูงมาก ตัวอย่างเช่น หากคุณมี ADC 24 บิต ผลลัพธ์จะอยู่ในรูปแบบ 24 บิต บิตแรกเป็นบิตที่มีนัยสำคัญที่สุด (MSB) และบิตที่ 24 เป็นบิตที่มีนัยสำคัญน้อยที่สุด (LSB) ความเร็วเอาต์พุตข้อมูลในกรณีทั่วไปจะเท่ากับความเร็วสัญญาณนาฬิกาของระบบหารด้วย 24 สิ่งเหล่านี้ไม่ใช่ ADC ที่เร็วที่สุดหรือยืดหยุ่นที่สุด

ในช่วง 5...10 ปีที่ผ่านมา โมดูเลเตอร์ซิกมา-เดลต้าได้รับความนิยมมากขึ้น โดยเฉพาะอย่างยิ่งในการใช้งานที่ต้องการความเร็วที่เพิ่มขึ้น (มักจะประมาณ 1 MSa/s หรือมากกว่า) โดยไม่ต้องรอให้เอาต์พุต 24 บิตถูกแปลงเป็นดิจิทัลอย่างสมบูรณ์ โมดูเลเตอร์ sigma-delta จะส่งออกสตรีมข้อมูลทีละบิต โดยเปลี่ยนงานการกรองดิจิทัลเพื่อการวิเคราะห์ข้อมูลเพิ่มเติมไปยังโปรเซสเซอร์หรือ FPGA

ความยืดหยุ่นของโมดูเลเตอร์นี้มีประโยชน์สำหรับการใช้งาน เช่น การควบคุมมอเตอร์ ซึ่ง 12 ถึง 16 บิตอาจเพียงพอ ตัวควบคุมมอเตอร์อาจไม่ต้องการกระแสข้อมูล 24 บิตที่มีนัยสำคัญน้อยที่สุด 8 บิต หาก 16 บิตแรกมีความแม่นยำในการวัดแบบอะนาล็อกเพียงพอ

ADC แบบอนุกรมกับ Sigma-Delta: ความเร็วคือกุญแจสำคัญ

อีกหัวข้อสำคัญที่จะหารือคือตัวกรองอินพุต โปรดจำไว้ว่าสถาปัตยกรรม ADC แบบอนุกรมช่วยให้คุณถ่ายเฟรมที่รวดเร็ว เมื่อแอปพลิเคชันต้องการอัตราการสุ่มตัวอย่างที่สูงขึ้น ตัวกรองอินพุตจะซับซ้อนมากขึ้น จากนั้น ในหลายกรณี จำเป็นต้องใช้บัฟเฟอร์ภายนอกหรือแอมพลิฟายเออร์เพื่อ "ขับเคลื่อน" ตัวเก็บประจุอินพุตและลดความผันผวนอย่างรวดเร็ว และแอมพลิฟายเออร์นี้ต้องมีแบนด์วิธเพียงพอ รูปที่ 1 แสดงตัวอย่างการเปิดใช้งาน MAX11166 500 kSa/s 16-bit serial ADC ยิ่งความลึกของบิตสูงและอัตราการสุ่มตัวอย่างสูง ระยะเวลาที่ต้องใช้ในการจับคู่อินพุตและอ่านข้อมูลอย่างถูกต้องก็จะยิ่งสั้นลง

รูปที่ 1 ใช้แอมพลิฟายเออร์ MAX9632 ที่มีแบนด์วิธรับ 55 MHz และตัวกรอง RC แบบธรรมดา แอมพลิฟายเออร์เฉพาะนี้ส่งเสียงรบกวนน้อยกว่า 1 nV/√Hz โดยให้ความละเอียดของระบบเป็นบิตที่มีประสิทธิภาพ 1/10 dB

เมื่อเปรียบเทียบกับ SAR ADC ข้อมูลจากอินพุตของ sigma-delta ADC จะถูกอ่านหลายครั้ง ดังนั้นข้อกำหนดตัวกรองการลบรอยหยักจึงไม่สำคัญเท่า บ่อยครั้งที่ตัวกรอง RC แบบธรรมดาก็เพียงพอแล้ว รูปที่ 2 แสดงตัวอย่างการเชื่อมต่อสำหรับ MAX11270 64 kSa/s 24-bit Sigma-Delta ADC นี่คือสิ่งที่เรียกว่าสะพานวีทสโตนซึ่งมีตัวเก็บประจุ 10 nF เชื่อมต่อระหว่างอินพุตดิฟเฟอเรนเชียล

Pipeline ADC – สำหรับอัตราการสุ่มตัวอย่างที่สูงเป็นพิเศษ

ในบทความนี้ เราได้กล่าวถึง ADC แบบไปป์ไลน์แล้วว่าเป็นที่ต้องการเพื่อให้ได้อัตราการสุ่มตัวอย่างสูงสุด ตัวอย่างเช่น ในแอปพลิเคชัน RF และ SDR - วิทยุไร้สายที่มี งานโปรแกรมความถี่

ตลอดระยะเวลา 10 ปีที่ผ่านมา ผู้ผลิตรายใหญ่ที่สุด ไมโครวงจรอนาล็อกลงทุนอย่างแข็งขันในการพัฒนา ADC ไปป์ไลน์ ข้อดีหลักสองประการของ ADC แบบไปป์ไลน์คือความเร็วและกำลัง ด้วยอัตราการสุ่มตัวอย่างตั้งแต่ 10 MSa/s ถึงหลาย GS/s การเลือกอินเทอร์เฟซสำหรับผลิตภัณฑ์เหล่านี้จึงมีความสำคัญที่สุด คาดว่าจะมี "การต่อสู้ครั้งใหญ่" เกี่ยวกับเอาต์พุตดิจิทัลของ ADC ที่ส่งผ่านท่อ จนถึงขณะนี้อินเทอร์เฟซแบบขนานได้รับการเสนอให้เป็นอินเทอร์เฟซหลัก แต่อินเทอร์เฟซแบบอนุกรม LVDS ก็ค่อนข้างเหมาะสมเช่นกัน ตัวอย่างเช่น สำหรับการใช้งานอัลตราโซนิคที่มีช่องสัญญาณจำนวนมากและความถี่ในการสุ่มตัวอย่างในช่วง 50...65 MSa/ ส. อย่างไรก็ตาม มีอินเทอร์เฟซประเภทใหม่อยู่แล้ว

อินเทอร์เฟซแบบอนุกรม JESD204B

JESD204B มีความเร็วสูง อินเตอร์เฟซแบบอนุกรมด้วยการถ่ายโอนข้อมูลสูงสุด 12.5 Gbit/s เมื่อไม่นานมานี้ ผู้ผลิต ADC สามารถเพิ่มอัตราการสุ่มตัวอย่างได้อย่างมีนัยสำคัญ และผู้ผลิตโปรเซสเซอร์และ FPGA ที่มีตัวรับส่งสัญญาณแบบอนุกรมก็ปฏิบัติตาม

ในแอปพลิเคชันแบบหลายช่องสัญญาณที่มี ADC หลายตัวทำงานแบบขนาน ปัญหาคือการเชื่อมต่อที่พันกันระหว่าง ADC และ FPGA/โปรเซสเซอร์ เมื่อใช้อินเทอร์เฟซ JESD204B จำนวนบรรทัดข้อมูลจะลดลงอย่างมาก จึงช่วยประหยัดพื้นที่บอร์ด รูปที่ 3 แสดงคู่เอาต์พุตอนุกรมเดี่ยวและอินพุตนาฬิกาของอินเทอร์เฟซนี้ ซึ่งช่วยลดจำนวนพิน I/O ที่ต้องการได้อย่างมาก

การใช้พลังงานของ ADC แบบไปป์ไลน์

ในขณะที่การย่อขนาดผลิตภัณฑ์ยังคงเพิ่มขึ้น ผู้ผลิต ADC ชั้นนำต่างมุ่งมั่นที่จะลดการใช้พลังงานมากขึ้น ประสิทธิภาพที่ดี - 1 mW ต่อ 1 MSa/s หากประสิทธิภาพของ ADC ของคุณใกล้เคียงนี้ แสดงว่าคุณมีสิ่งที่ต้องเริ่มต้นเมื่อสร้างโปรเจ็กต์

ADC ที่ได้รับการปรับแต่งมาสำหรับไมโครคอนโทรลเลอร์, FPGA, CPU และ system-on-chips

ADC ที่ติดตั้งในชิปมักจะไม่ได้ประสิทธิผลสูงสุด เริ่มแรกเมื่อ ADC 12 บิตถูกสร้างขึ้นในชิป สันนิษฐานว่าจะทำงานเป็น ADC 8 บิตเพื่อให้ได้ค่าจำนวนบิตที่มีประสิทธิภาพ (ENOB) หรือความเป็นเส้นตรงที่รับประกัน เพื่อให้มั่นใจถึงประสิทธิภาพที่ต้องการของ ADC ผู้ใช้จะต้องตรวจสอบพารามิเตอร์ของข้อกำหนดเฉพาะที่สมบูรณ์อย่างรอบคอบ และพิจารณาว่าพารามิเตอร์ใดจะต้องมีค่าที่รับประกัน อย่างไรก็ตาม มักจะเป็นเพียงลักษณะมาตรฐานหรือขั้นต่ำและ ค่าสูงสุดพารามิเตอร์จากข้อกำหนดโดยย่อ

เมื่อเร็วๆ นี้ คุณลักษณะของ ADC เช่น Integration Nonlinearity (INL), Differential Nonlinearity (DNL), Gain Error และ Efficiency Number of Bit (ENOB) ได้รับการปรับปรุงอย่างมีนัยสำคัญ ทำให้ ADC สามารถรวมเข้ากับไมโครคอนโทรลเลอร์ได้อย่างกว้างขวางยิ่งขึ้น และจำนวนชิปในตัว -ใน ADC เพิ่มขึ้นอย่างมาก ในปัจจุบัน หากแอปพลิเคชันต้องการการแปลงที่มีความละเอียด 12 บิตหรือน้อยกว่า หรือมีการแปลงเพียงไม่กี่ช่องสัญญาณ โซลูชันที่คุ้มค่าที่สุดก็คือไมโครคอนโทรลเลอร์

ผู้ผลิต FPGA ยังได้เริ่มรวม ADC เข้ากับระบบของตนด้วย ตัวอย่างเช่น บริษัทแห่งหนึ่ง ซีลินซ์วาง ADC 12 บิต 1 MS/s ใน FPGA ซีรีส์ 7 และ SoC ของ Zynq ทั้งหมด อย่างไรก็ตามตำแหน่งของ ADC บนบอร์ดมีความสำคัญมาก โมดูลโปรเซสเซอร์ที่มี FPGA หรือระบบบนชิปสามารถอยู่ห่างจากอินพุตแบบอะนาล็อกได้พอสมควร ซึ่งโดยทั่วไปสามารถวางบนบอร์ดแยกต่างหากที่เชื่อมต่อกับบอร์ดโปรเซสเซอร์ผ่านบัสดิจิทัลความเร็วสูง หากคุณไม่ต้องการส่งสัญญาณอะนาล็อกที่มีความละเอียดอ่อนผ่านการทดสอบประเภทนี้ On-chip หรือ FPGA ADC ก็ไม่ใช่ตัวเลือกของคุณ ในกรณีนี้ คุณจะต้องมี ADC คุณภาพสูงแยกต่างหากอย่างแน่นอน ตัวอย่างเช่น สำหรับตัวควบคุมลอจิกแบบโปรแกรมได้ (PLC) นี่มักจะเป็น ADC ซิกมาเดลต้า 24 บิต

ถ้าเราพูดถึง PLC เราควรพูดถึงองค์ประกอบที่สำคัญเช่นฉนวน อินพุตอนาล็อก PLC ส่วนใหญ่มีการแยกหลายรูปแบบ ซึ่งมักจะเป็นดิจิทัล โมดูลอินพุตแบบอะนาล็อกจำนวนมากมีไมโครคอนโทรลเลอร์ราคาประหยัดเพื่อการตอบสนองและการขัดจังหวะที่รวดเร็ว ในกรณีนี้ ตำแหน่งของการแยกจะบ่งบอกว่าควรใช้ ADC บนชิปหรือไม่ หากมีการแยกระหว่างโปรเซสเซอร์ (หรือไมโครคอนโทรลเลอร์) และบัส ADC บนชิปก็เหมาะสม หากจำเป็นต้องแยกไมโครคอนโทรลเลอร์ออกจากสัญญาณอินพุตไฟฟ้าแรงสูง ทางออกที่ดีที่สุดเป็น ADC ในตัวและตัวแยกสัญญาณดิจิทัล

ซึ่งเป็นทางเลือกที่ดีที่สุด?

เราได้กล่าวถึงคุณลักษณะหลายประการของ ADC สมัยใหม่แล้ว ความเร็ว กำลัง และความแม่นยำของสัญญาณที่คุณวัดมีความสำคัญเพียงใด

หากคุณต้องการการอ่านค่าที่เรียบง่ายและมีความละเอียดต่ำสำหรับใช้ในบ้าน ADC ที่ติดตั้งไว้ในไมโครคอนโทรลเลอร์, FPGA, โปรเซสเซอร์ หรือระบบบนชิป ADC ก็น่าจะทำได้ หากการใช้งานของคุณมีความเร็วต่ำ (สัญญาณอินพุตแบบอะนาล็อกอยู่ใกล้กับ DC เช่น สัญญาณอุณหภูมิที่เปลี่ยนแปลงอย่างช้าๆ) ADC ซิกมาเดลต้าคือตัวเลือกที่ดีที่สุด หากสัญญาณอินพุตเปลี่ยนแปลงเร็วเพียงพอ เช่น ในกรณีของการวิเคราะห์การสั่นสะเทือนของมอเตอร์ที่ทำงานที่ประมาณ 1,000 รอบต่อนาที ADC แบบอนุกรม (SAR) คือตัวเลือกที่ดีที่สุด หากแอปพลิเคชันจำเป็นต้องวัดสัญญาณอะนาล็อกที่เปลี่ยนแปลงเร็วที่สุดที่มีอยู่ ทางเลือกที่ดีที่สุด– ไปป์ไลน์ ADC

วลีหลักที่คุณไม่ควรลืมเมื่อเลือก ADC คือ "ขึ้นอยู่กับ..." หากคุณเป็นนักพัฒนา วงจรดิจิตอลหรือผู้เชี่ยวชาญด้านแหล่งจ่ายไฟที่สับสนกับการเลือก ADC ที่เหมาะสม - คุณจะได้สำรวจ คำแนะนำโดยละเอียด- ADC เป็นวงจรไมโครที่ซับซ้อนซึ่งมีความแตกต่างมากมายซึ่งต้องมีการศึกษาคำอธิบายทางเทคนิคและชุดแก้ไขข้อบกพร่องอย่างรอบคอบ ตารางที่ 1 แสดงพารามิเตอร์ขั้นต่ำและสูงสุดของ ADC ที่มีอยู่ในตลาด นี่คือภาพจริง วันนี้- ใครจะรู้ว่ามันจะเปลี่ยนแปลงไปอย่างไรในปีต่อ ๆ ไป?

ตารางที่ 1. ช่วงมาตรฐานของคุณลักษณะ ADC

* - ความเร็วเอาต์พุตของโมดูเลเตอร์

ในการออกแบบ ADC แบบถ่วงน้ำหนักโดยตรง ถ้าตัวเปรียบเทียบถูกแทนที่ด้วยแอมพลิฟายเออร์เชิงเส้น และแรงดันไฟฟ้าเอาท์พุตของแต่ละตัวถูกเปรียบเทียบโดยใช้ชุดตัวเปรียบเทียบที่มีแรงดันอ้างอิงหลายตัว อิมพีแดนซ์อินพุตจะเพิ่มขึ้น จริงอยู่ จำนวนตัวเปรียบเทียบและลอจิกเกตในวงจรถอดรหัสจะไม่ลดลง

ฮิวเลตต์-แพ็กการ์ดได้รับการจดสิทธิบัตร วิธีการใหม่เรียกว่าการถอดรหัสแบบแอนะล็อก ตามทฤษฎีแล้วอนุญาตให้การแปลง N-บิต A/D ใช้เฉพาะตัวเปรียบเทียบ N แลตช์ และเกต XOR เท่านั้น

วิธีการนี้อิงจากการใช้วงจรถอดรหัสแอนะล็อกที่ทำงานในหลายระดับ ตรงกันข้ามกับวงจรเปรียบเทียบทั่วไปที่ทำงานที่ระดับเดียว

2.4. การเข้ารหัสเอาต์พุต

ใน ADC การชั่งน้ำหนักโดยตรง เอาต์พุทของตัวเปรียบเทียบที่มีแรงดันไฟฟ้าอ้างอิงน้อยกว่าสัญญาณอินพุตจะอยู่ในสถานะ 1 และเอาต์พุตที่มีแรงดันอ้างอิงมากกว่าสัญญาณอินพุทจะอยู่ในสถานะ 0 โดยการเปรียบเทียบกับเทอร์โมมิเตอร์แบบปรอท ผลลัพธ์ดังกล่าว รหัสเรียกว่าเทอร์โมเมตริก เมื่อสัญญาณอินพุตเปลี่ยนแปลง สถานะของตัวเปรียบเทียบเพียงตัวเดียวจะเปลี่ยนตามเวลาที่กำหนด อย่างไรก็ตามช่วงเวลาของการทำงานของส่วนหลังและการมาถึงของพัลส์นาฬิกาของสลักฟลิปฟล็อปนั้นมีความเป็นอิสระซึ่งในอัตราส่วนหนึ่งของความล่าช้าขององค์ประกอบเหล่านี้สามารถนำไปสู่ความไม่แน่นอนของรหัสเอาต์พุต ADC เรียกว่า “รหัสประกายไฟ” วิธีหนึ่งในการต่อสู้กับปรากฏการณ์นี้คือการสร้างอุปกรณ์ถอดรหัสโดยใช้รหัสสีเทา ซึ่งสถานะของบิตเดียวเท่านั้นที่สามารถเปลี่ยนแปลงได้ในแต่ละครั้ง

2.5. ฟังก์ชั่นการตรวจจับจุดสูงสุด

ในการบันทึกชิ้นส่วนขนาดใหญ่ของสัญญาณลงในหน่วยความจำที่จำกัดที่มีอยู่ในอุปกรณ์ ความถี่ในการสุ่มตัวอย่างจะต้องลดลงเมื่อเทียบกับความถี่สูงสุดที่เป็นไปได้ ในกรณีนี้ สัญญาณที่พุ่งสูงขึ้นอย่างรวดเร็วอาจพลาดไป เพื่อป้องกันปรากฏการณ์นี้ คุณสามารถใช้เทคนิคต่อไปนี้ อัตราการสุ่มตัวอย่างจะสูงสุดเสมอ ผลลัพธ์ของแต่ละคน ตัวอย่างที่ Nโดยที่ N คือปัจจัยการแบ่งความถี่สุ่มตัวอย่าง เพื่อเน้นแรงดันไฟฟ้าบวกสูงสุดในช่วงเวลาระหว่างบันทึก ค่าของตัวอย่างปัจจุบันจะถูกเปรียบเทียบอย่างต่อเนื่องกับค่าก่อนหน้า และค่าที่ใหญ่กว่าจะถูกเก็บไว้ ในทำนองเดียวกัน แรงดันไฟฟ้าลบสูงสุดจะถูกเน้น อุปกรณ์ "อัจฉริยะ" ดังกล่าวที่ใช้อัลกอริธึมแบบเรียกซ้ำที่อธิบายไว้นั้นถูกสร้างขึ้นในออสซิลโลสโคปดิจิทัลรุ่นใหม่บางรุ่น ตัวอย่างเช่น ออสซิลโลสโคปของ Hewlett-Packard HP54800 สามารถเก็บพัลส์ได้ยาวถึง 500 ps ซึ่งสอดคล้องกับอัตราการสุ่มตัวอย่างที่ 2 GHz

ข้าว. 1. บล็อกไดอะแกรมของ ADC การชั่งน้ำหนักโดยตรงแบบ "คลาสสิก"

ข้าว. 2. โครงสร้างการประมาณค่าของ ADC การชั่งน้ำหนักโดยตรง

ด้วยอัลกอริธึมที่อธิบายไว้ ระยะเวลาขั้นต่ำของพัลส์ที่จัดสรรจะถูกจำกัดด้วยเวลาของวงจรการแปลง ADC แบบเต็ม ซึ่งเป็นส่วนสำคัญที่ใช้ในการแปลงโค้ดเอาต์พุตของบรรทัดตัวเปรียบเทียบให้เป็นสัญญาณเอาต์พุตโดยใช้หลายขั้นตอน วงจรลอจิก- ด้วยการเปลี่ยนวงจรลอจิกของ ADC ความล่าช้าของวงจรหลังสามารถลดลงเหลือความล่าช้าของทริกเกอร์สลักหนึ่งอัน โครงสร้างของเครื่องตรวจจับจุดสูงสุดแบบดิจิตอล TDC1035 จาก Raytheon ดังแสดงในรูปที่ 1 3. มันแตกต่างจากแบบ "คลาสสิก" (รูปที่ 1) ตรงที่แทนที่จะใช้ทริกเกอร์ D ที่มีรั้วรอบขอบชิด ทริกเกอร์ RS จะถูกใช้ที่นี่ ซึ่งจะถูกทริกเกอร์ทันทีหลังจากการมาถึงของสัญญาณตัวเปรียบเทียบที่เกี่ยวข้อง และยังคงอยู่ในสถานะนี้จนกระทั่งการมาถึงของ ชีพจรรีเซ็ต รหัสเอาต์พุต "เทอร์โมเมตริก" ของแถบฟลิปฟล็อป RS แสดงถึงรหัสค่าสูงสุดของสัญญาณ เวลาในการแปลงเป็นรูปแบบมาตรฐานไม่มีข้อจำกัดที่เข้มงวดอีกต่อไป ADC นี้สร้างขึ้นโดยใช้เทคโนโลยีที่ค่อนข้างเก่าและมีการรับประกันระยะเวลาพัลส์ที่วัดด้วยความแม่นยำ 8 บิตเต็ม 30 ns

ข้าว. 3. บล็อกไดอะแกรมของเครื่องตรวจจับจุดสูงสุดที่มีการชั่งน้ำหนักโดยตรง ADC Raytheon TDC1035

3. ไปป์ไลน์ ADC

ตามที่กล่าวไว้ข้างต้น ความกว้างบิตสูงสุดของ ADC การชั่งน้ำหนักโดยตรงคือ 10 ในการเพิ่มความละเอียด จำเป็นต้องใช้โครงสร้างอื่น ADC ความเร็วสูงในปัจจุบันจำนวนมากประกอบด้วยโหนดที่ประมวลผลสัญญาณตามลำดับผ่านรอบนาฬิกาตัวอย่างหลายรอบ ในกรณีนี้ความถี่ของการปรากฏตัวของรหัสเอาต์พุตจะเท่ากับความถี่ของสัญญาณสุ่มตัวอย่าง เรียกว่า ADC แบบไปป์ไลน์

3.1. ADC กระแสหยาบไปป์ไลน์ (การจัดเรียงย่อย)

ในกรณีนี้ ซึ่งเป็นวิธีที่ใช้กันทั่วไปมากที่สุด คือกลุ่มของบิตที่มีลำดับสูงจะถูกแปลงเป็นรูปแบบดิจิทัลก่อน (การแปลงแบบคร่าวๆ) เมื่อใช้ DAC รหัสที่ได้รับจะถูกแปลงเป็นสัญญาณอะนาล็อกซึ่งจะถูกลบออกจากอินพุต แรงดันไฟฟ้าส่วนต่างจะถูกขยายและจ่ายให้กับ ADC ซึ่งจะแปลงกลุ่มของบิตที่มีลำดับต่ำ (การแปลงที่แม่นยำ) จำนวนการเปลี่ยนแปลงที่ชัดเจนดังกล่าวและการลดหลั่นอาจมีขนาดค่อนข้างใหญ่ ADC ที่มีลำดับต่ำและสูงทำงานพร้อมกัน โดยประมวลผลตัวอย่างที่เข้ามาตามลำดับ อุปกรณ์สามารถใช้ ADC ภายในที่สร้างขึ้นบนหลักการที่แตกต่างกัน - การชั่งน้ำหนักโดยตรง หรือ ตัวอย่างเช่น MagAmps ซึ่งจะกล่าวถึงด้านล่าง

ในรูป รูปที่ 4 แสดงโครงสร้างของ Subranging ADC AD9042 ขั้นสูง 12 บิตจากอุปกรณ์อะนาล็อก ซึ่งมีอยู่ในเวอร์ชันที่มีอัตราการสุ่มตัวอย่าง 60 และ 41 MHz วงจรเก็บตัวอย่างและเก็บตัวอย่างวงจรแรก SHA1 จะจัดเก็บตัวอย่างสัญญาณในลักษณะปกติตลอดระยะเวลาของการแปลง สัญญาณเอาต์พุตจะถูกแปลงโดย ADC ซึ่งเป็นโค้ดเอาต์พุตซึ่งจัดเก็บไว้ในบัฟเฟอร์รีจิสเตอร์ และยังใช้เพื่อควบคุม DAC อีกด้วย วงจรเก็บตัวอย่างและค้าง SHA2 ใช้เพื่อป้องกันไม่ให้การทำงานของ ADC ตัวแรกส่งผลต่อความแม่นยำของชิ้นส่วนต่อๆ ไปของอุปกรณ์ สัญญาณ DAC จะถูกลบออกจากสัญญาณเอาท์พุต แรงดันไฟฟ้าส่วนต่างจะถูกขยายและจัดเก็บโดยวงจรตัวอย่างและค้าง SHA3 ตามเวลาที่กำหนดในการใช้งาน ADC ตัวที่สอง ที่ การดำเนินการที่ถูกต้องของ ADC ตัวแรก ข้อผิดพลาดจะไม่เกินหนึ่งบิตที่มีนัยสำคัญน้อยที่สุด จำนวนบิตของตัวแปลงตัวที่สองถูกเลือกในลักษณะที่จำนวนบิตของ ADC ตัวแรกและตัวที่สองมากกว่าความจุบิตของ ADC โดยรวมหนึ่งตัว บิตส่วนเกินใช้เพื่อแก้ไขข้อผิดพลาดในการแปลงของ ADC แรก ในการดำเนินการนี้ DAC จะต้องมีความแม่นยำไม่น้อยไปกว่า ADC โดยรวมนั่นคือในกรณีนี้คือ 12 บิต และตัวขยายสัญญาณสรุปจะต้องมีค่าเกนที่น้ำหนักของบิตที่สำคัญที่สุดของ ADC ตัวที่สองมีค่าไม่น้อยกว่าบิตที่มีนัยสำคัญน้อยที่สุดของตัวแรก ในกรณีนี้ วงจรลอจิกแก้ไขซึ่งเป็นตัวบวกแบบเต็ม สามารถลดข้อผิดพลาดในการแปลงให้เป็นค่าที่สอดคล้องกับจำนวนบิต ADC ที่กำหนด คุณสมบัติพิเศษคือการใช้ ADC ประเภท MagAmps ซึ่งได้รับการพัฒนาอย่างดีโดยบริษัท และเพื่อให้ได้ความเป็นเส้นตรงและประสิทธิภาพที่สูง DAC ที่มีแหล่งกระแส 63 แหล่ง ค่าสัมประสิทธิ์การถ่วงน้ำหนักของแต่ละแหล่งสอดคล้องกับรหัสเฉพาะ แนวคิดทางเทคนิคที่มีอยู่ในโครงสร้างนี้ถูกนำมาใช้ในผลิตภัณฑ์อุปกรณ์อะนาล็อกอื่นๆ จำนวนหนึ่ง

ข้าว. 4. บล็อกไดอะแกรมของไปป์ไลน์ ADC พร้อมลอจิกการแก้ไขอุปกรณ์อะนาล็อก AD9042

ADS807 ADC มีโครงสร้างคล้ายกัน ซึ่งใช้โดย Burr-Brown ใน ADC ความเร็วสูงทุกชุด: ADS80X 12 บิต (ADS807 ที่เร็วที่สุด - 53 MHz), ADS82X 10 บิต และ ADS90X (ADS824 ที่เร็วที่สุด - 70 MHz), 8- บิต ADS83X และ ADS93X (ADS831 ที่เร็วที่สุด - 80 MHz)

ADC ความเร็วสูงของ Texas Instruments ทั้งหมดก็ใช้วิธีนี้เช่นกัน เนื่องจากใช้ ADC แบบถ่วงน้ำหนักโดยตรง (Flash) ภายใน บริษัทจึงเรียกโครงสร้างของพวกเขาว่า Samiflash ยกเว้น TLC876 ทั้งหมดเป็นแบบ 8 บิตและใช้ ADC ภายใน 4 บิตสองตัว เร็วที่สุดคือ TLV5580 (8 บิต, 80 MHz, เวลาหน่วงสำหรับการปรากฏตัวของโค้ดเอาต์พุตคือ 4.5 รอบนาฬิกา) ที่แม่นยำที่สุดคือ TLC876 (10 บิต, 20 MHz, ใช้ ADC สองบิตภายใน 5 ตัว)

3.2. หลายขั้นตอนด้วย ADC บิตเดียว

หนึ่งในเวอร์ชันแรกของ Pipeline ADC (ระลอก) ประกอบด้วยขั้นตอนที่เหมือนกันซึ่งเชื่อมต่อกันเป็นอนุกรม แต่ละสเตจประกอบด้วยแอมพลิฟายเออร์, DAC หนึ่งบิต และเครื่องเปรียบเทียบ [X] สัญญาณอินพุตถูกจัดเก็บโดยวงจรตัวอย่างและค้างซึ่งป้อนไปยังตัวเปรียบเทียบตัวแรก เมื่อมันถูกทริกเกอร์ สัญญาณ DAC หนึ่งบิตจะถูกลบออกจากสัญญาณอินพุต ซึ่งขยาย 2 เท่าโดยแอมพลิฟายเออร์ (เพื่อให้ได้ค่าเดียวกัน ความไวในทุกขั้นตอน) และได้รับเป็นสัญญาณที่แตกต่างไปสู่ขั้นตอนต่อไป ดังนั้นแต่ละขั้นตอนจึงดำเนินการแปลงแอนะล็อกเป็นดิจิทัลบิตเดียว ชุดสัญญาณจากเอาต์พุตของตัวเปรียบเทียบทั้งหมดแสดงถึงผลลัพธ์ของการแปลง ซึ่งได้รับการบันทึกใหม่โดยลอจิกเอาต์พุตให้อยู่ในรูปแบบมาตรฐาน เวลาในการแปลงถูกกำหนดตามเวลาที่ใช้เพื่อให้สัญญาณผ่านทุกขั้นตอนเป็นหลัก

ข้าว. 5. บล็อกไดอะแกรมของ MagAmp ADC หนึ่งบิต - องค์ประกอบของไปป์ไลน์ ADC

โครงสร้างไปป์ไลน์ที่ได้รับการปรับปรุงซึ่งสร้างจาก ADC บิตเดียวเรียกว่า Magnitude Amplifiers หรือเรียกสั้น ๆ ว่า MagAmps เนื่องจากใช้แอมพลิฟายเออร์ที่มีค่าสัมบูรณ์ของสัญญาณ มีการใช้ชื่ออื่นด้วย วงจรคาสเคดที่เท่ากันของ ADC ดังกล่าวจะแสดงในรูปที่ 1 5. ตัวเปรียบเทียบจะกำหนดสัญญาณของแรงดันไฟฟ้าอินพุตตามที่สร้างบิตเอาต์พุต ในเวลาเดียวกัน จะควบคุมสัญญาณของเกนที่สัญญาณเข้าสู่สเตจถัดไป: +2 หรือ –2 แรงดันอ้างอิง VR จะรวมกับแรงดันไฟฟ้าที่เอาต์พุตของสวิตช์ ทำให้เกิดสัญญาณที่แตกต่างซึ่งจะไปยังขั้นตอนต่อไป ต่างจากตัวแปรที่อธิบายไว้ข้างต้น (ระลอกคลื่น) การพึ่งพานี้มีการกระโดดในอนุพันธ์เท่านั้น แต่ไม่มีการกระโดดอย่างรวดเร็วในแอมพลิจูดซึ่งช่วยให้ได้ความเร็วการแปลงสูง ปัจจัยหลักที่ทำให้ได้รับความเร็วการแปลงสูงคือความสามารถในการใช้สเตจดิฟเฟอเรนเชียลความเร็วสูงที่มีการบิดเบือนต่ำและความแม่นยำถึง 8 บิตโดยไม่ต้องใช้ฟีดแบ็กในโครงสร้าง IC อะนาล็อกที่ควบคุมในปัจจุบันใหม่ เนื่องจากรูปร่างของการพึ่งพา ADC นี้จึงเรียกว่าพับ และสำหรับการเข้ารหัสเอาต์พุตในรูปแบบของรหัสสีเทา จะเรียกว่า ADC สีเทาแบบอนุกรม เนื่องจากความสามารถในการผลิต โครงสร้างเหล่านี้จึงมักใช้ในการก่อสร้าง ADC ต้นทุนต่ำด้วย ลักษณะที่ดี- ตัวอย่างเช่น อุปกรณ์อะนาล็อกใน ADC 12 บิต AD9042, ซีรีส์ AD922X ที่มีอัตราตัวอย่างสูงสุด 10 MHz, AD9059 แบบ 8 บิตคู่พร้อมอัตราตัวอย่าง 60 MHz (5 MSB) และ AD9054 8 บิตพร้อมตัวอย่าง 200 MHz อัตรา (ตัวเลขอาวุโส 4 หลัก)

4. เกี่ยวกับการใช้การสุ่มตัวอย่างแบบหลายเฟส

เมื่อสัญญาณการสุ่มตัวอย่างไม่เสถียร ซึ่งมักจะแสดงออกมาในรูปแบบของการกระวนกระวายใจของเฟส ลักษณะเฉพาะจะปรากฏบนสัญญาณที่มีความถี่ที่สมส่วนกับความถี่ในการสุ่มตัวอย่าง การบิดเบือนแบบไม่เชิงเส้นยิ่งอัตราการเปลี่ยนแปลงของสัญญาณยิ่งสูง มีการใช้มาตรการพิเศษเพื่อปรับปรุงความเสถียรทางเวลาของเครื่องกำเนิดสัญญาณนาฬิกา ตัวอย่างเช่น ออสซิลโลสโคปของฮิวเลตต์-แพคการ์ดใหม่ใช้วงจรการสร้างลูปแบบล็อคเฟส ซึ่งให้สัญญาณนาฬิกาที่เสถียรมาก

บ่อยครั้งใน ADC ความเร็วสูงที่สร้างขึ้นบนหลักการต่างๆ เพื่อเพิ่มความถี่การสุ่มตัวอย่างที่เท่ากันของอุปกรณ์โดยรวม ADC หลายตัวจะถูกใช้พร้อมกันกับอินพุตและตัวอย่างโดยมีการเปลี่ยนเวลาสัมพันธ์กัน วิธีการนี้เรียกว่าการสุ่มตัวอย่างแบบหลายเฟส ให้ข้อได้เปรียบที่สำคัญในด้านความเร็วในการแปลง หากเวลาในการบันทึก (การสุ่มตัวอย่าง) สัญญาณในเซลล์จัดเก็บข้อมูลทางกายภาพหนึ่งเซลล์นั้นน้อยกว่าเวลาตั้งแต่การมาถึงของสัญญาณการสุ่มตัวอย่างจนถึงลักษณะของสัญญาณที่ ADC อย่างมีนัยสำคัญ เอาท์พุท ตัวอย่างเช่น ใน AD9059 ที่กล่าวถึงข้างต้น เวลาตัวอย่างของวงจรตัวอย่างและค้างบนชิปคือ 1 ns และช่วงเวลาขั้นต่ำระหว่างสัญญาณตัวอย่างคือ 16.7 ns อย่างไรก็ตาม โอกาสนี้จะต้องใช้อย่างระมัดระวัง ข้อจำกัดที่เกิดจากความเสถียรไม่เพียงพอของสัญญาณสุ่มตัวอย่างและความแตกต่างของเวลาการแปลงสำหรับ ADC ที่รวมอยู่ในอุปกรณ์นำไปสู่ความจริงที่ว่าตอนนี้ส่วนใหญ่มักจะใช้การสลับระหว่าง ADC เพียงสองตัวที่ติดตั้งบนชิปตัวเดียว เช่น AD9058 หรือ ความเป็นไปได้นี้ถูกละทิ้งโดยสิ้นเชิง เช่นเดียวกับออสซิลโลสโคปรุ่นใหม่จากฮิวเลตต์-แพคการ์ด

วรรณกรรม

1. แค็ตตาล็อก Tektronix, 1988
2. เด็นโบเวตสกี้ เอส.วี. และคณะ ออสซิลโลสโคปเก็บรังสีแคโทด มอสโก, “วิทยุและการสื่อสาร”, 1990
3. การคูณนาฬิกา 20X ย้ายอัตราการแปลงดิจิทัลของขอบเขตแบบพกพาไปยัง Hiperdrive ริชาร์ด บี. รัดลอฟฟ์, บริษัท ฮิวเลตต์-แพคการ์ด
4. เครื่องบันทึกสัญญาณพัลส์ดิจิตอล AFI-1700 คำอธิบายทางเทคนิคและคู่มือการใช้งาน สถาบันฟิสิกส์นิวเคลียร์ สาขาไซบีเรียของ Academy of Sciences แห่งสหภาพโซเวียต ปี 1994
5. 500Mpsps 8-Bit Flash ADC, คู่มือการออกแบบแอนะล็อก, ฉบับที่ 7, Maxim Integrated Products, Inc.
6. วอลท์ เคสเตอร์. การสุ่มตัวอย่างความเร็วสูงและ ADC ความเร็วสูง เทคนิคการออกแบบความเร็วสูง Analog Devices Inc.
7. คู่มืออ้างอิงของนักออกแบบในฤดูหนาวปี 1999, ซีดี, Analog Devices Inc.
8. 1997 หนังสือข้อมูล, ซีดี, แผนกเซมิคอนดักเตอร์ของ Raytheon Electronics
9. แค็ตตาล็อกซีดีรอมปี 1999 บริษัท Burr-Brown
10. คู่มือนักออกแบบและหนังสือข้อมูล